با سلام خدمت کاربران در صورتی که با خطای سیستم پرداخت بانکی مواجه شدید از طریق کارت به کارت (6037997535328901 بانک ملی ناصر خنجری ) مقاله خود را دریافت کنید (تا مشکل رفع گردد).
دسته بندی:
برق الکترونیک - Power Electronics
سال انتشار:
2011
ترجمه فارسی عنوان مقاله:
تشخیص خطای همزمان جمع کننده بر اساس محاسبات خروجی دو مسیری
عنوان انگلیسی مقاله:
Concurrent Error Detection Adder Based On Two Paths Output Computation
منبع:
IEEE, Ninth IEEE International Symposium on Parallel and Distributed Processing with Applications Workshops, 2011
نویسنده:
Chiraz Khedhiri, Mouna Karmani, Belgacem Hamdi, Ka Lok Man
چکیده انگلیسی:
This paper presents a concurrent error detection
(CED) technique for a bit-slice of a full-adder. The proposed
method involves computing the sum and carry bits in two
alternative ways so that transient faults will be detected by
comparing the results (Sum and Carry out) obtained from the
two computing paths. This technique attempts to reduce the
amount of extra hardware and cost of the circuit. In order to
avoid the problem of extra time we will propagate the result
when the first computation is finished so that dependent
computation can commence execution as soon as possible.
To prove the efficiency of the proposed method, the circuit is
simulated in standard CMOS 32nm technology and some
transient faults are voluntary injected in the Layout of the
circuit. The proposed design involves 12.12% saving in
transistor count compared to DMR (Dual Modular
Redundancy) style design.
Keywords: adder | concurrent error detection | duplicate computation | transient fault
چکیده فارسی:
این مقاله یک روش تشخیص خطاي همزمان (CED) را برای بخش بیتی جمع کننده ارائه مي كند. روش ارائه شده شامل محاسبه مجموع و حمل بیت ها به دو روش جایگزین است، به طوری که گسل گذرا با نتایج تشخیص (مجموع و انجام) به دست آمده از دو روش محاسبات مقایسه خواهد شد. این تکنیک برای کاهش میزان سخت افزار و هزینه مدار اضافی تلاش مي كند. به منظور اجتناب از این مشکل از زمان اضافی ما نتیجه را هنگامی که برای اولین بار محاسبه تمام شده است به طوری که محاسبه وابسته می تواند در اسرع وقت آغاز شود انتشار داديم. برای اثبات کارآیی این روش، یک مدار، تکنولوژی CMOS استاندارد را در 32nm شبیه سازی كرد و برخی از گسل گذرا به طور انتخابي به مدار وارد شدند. طرح پیشنهادی شامل 12.12٪ صرفه جویی در تعداد ترانزیستور در مقایسه با DMR (افزونگی مدولار دوگانه) طراحی است.
کلمات کلیدی: جمع کننده | تشخیص خطای همزمان | محاسبات تکراری | خطا گذرا
حجم فایل: 1192 کیلوبایت
قیمت: 18000 تومان
توضیحات اضافی:
تعداد نظرات : 0