دسته بندی:

سیستم عامل - operating system

---

سال انتشار:

2017

---

ترجمه فارسی عنوان مقاله:

AFEC: چارچوبی تحلیلی برای ارزیابی عملکرد کش در پردازنده های خارج از نوبت

---

عنوان انگلیسی مقاله:

AFEC: An Analytical Framework for Evaluating Cache Performance in Out-of-Order Processors

---

منبع:

IEEE, Design, Automation and Test in Europe Conference and Exhibition (DATE), 2017

---

نویسنده:

Kecheng Ji∗, Ming Ling∗, Qin Wang∗, Longxing Shi∗, Jianping Pan†

---

چکیده انگلیسی:

Evaluating cache performance is becoming critically important to predict the overall performance of out-of-order processors. Non-blocking caches, which are very common in out-of-order CPUs, can reduce the average cache miss penalty by overlapping multiple outstanding memory requests and merging different cache misses with the same cacheline address into one memory request. Normally, memorylevel-parallelism (MLP) has been used as a metric to describe the concurrency of memory access. Unfortunately, due to the extremely dynamic dependences among the program memory references, it is very difficult to quantify MLP without time-consuming simulations. Moreover, the merging of multiple cache misses, which makes the average cache miss service time less than the physical DDR access latency, is seldom considered in the existing researches. In this paper, we propose a cache performance evaluation framework based on program trace analysis and analytical models to fast estimate MLP and the effective cache miss service time without simulations.
Comparing with the results by Gem5 simulations of MobyBench 2.0, Mibench 1.0 and Mediabench II, the average accuracy of the modeled MLP and the average cache miss service time is higher than 91% and 92%, respectively. Combined with cache misses calculated by the stack distance theory, the average absolute error of CPU stall time (due to cache misses) is lower than 10%, while the evaluation time can be sped up by 35 times relative to the Gem5 full simulations.
keywords: cache storage | microprocessor chips | parallel processing | performance evaluation | program diagnostics

---

چکیده فارسی:

ارزیابی عملکرد کش اهمیت فزاینده ای در پیش بینی عملکرد کلی پردازنده های خارج از نوبت دارد. کش های غیرمسدودشونده که در CPU های خارج از نوبت، بسیار متداولند می توانند متوسط جریمه ی کش میس ها را با همپوشانی چندین درخواست مستقل از حافظه و ادغام کش میس ها با آدرس خط کش یکسان در یک درخواست کش، کاهش دهند. بطور معمول موازی سازی سطح حافظه (MLP) به عنوان معیاری برای توصیف همزمانی دسترسی به حافظه مورد استفاده قرار گرفته است. متأسفانه به دلیل وابستگی های شدیداً پویای بین مرجع های حافظه ی برنامه، کمّی سازی MLP بدون شبیه سازی های زمانبر، بسیار دشوار است. افزون بر این، ادغام کش میس ها که موجب می شود متوسط زمان سرویس کش میس از تأخیر دسترسی DDR فیزیکی کمتر باشد، کمابیش در پژوهش های موجود، لحاظ شده است. در این مقاله، ما چارچوبی را برای ارزیابی عملکرد کش براساس تحلیل ردیابی برنامه و مدل های تحلیلی برای برآورد سریع MLP و زمان سرویس مؤثر کش میس بدون شبیه سازی ارائه می دهیم.
در مقایسه با نتایج شبیه سازی های Gem5 در MobyBench 2.0، Mibench 1.0 و Mediabench II، دقت متوسط MLP مدل شده و زمان سرویس متوسط کش میس به ترتیب از 91% و 92% بیشتر است. در مقایسه با کش میس های محاسبه شده توسط نظریه ی فاصله ی پشته، متوسط خطای مطلق زمان خاموشی CPU (ناشی از کش میس ها) از 10% کمتر است، درحالیکه زمان ارزیابی را می توان تا 35 برابر نسبت به شبیه سازی کامل Gem5 سرعت بخشید.
کلمات کلیدی: ذخیره سازی حافظه پنهان | تراشه های ریزپردازنده | پردازش موازی | ارزیابی عملکرد | تشخیص برنامه

---

---

---

---

حجم فایل: 405 کیلوبایت

---

قیمت: 46800 تومان   

---

توضیحات اضافی:

---

---

---