دانلود و نمایش مقالات مرتبط با Field programmable gate arrays::صفحه 1
بلافاصله پس از پرداخت دانلود کنید

با سلام خدمت کاربران در صورتی که با خطای سیستم پرداخت بانکی مواجه شدید از طریق کارت به کارت (6037997535328901 بانک ملی ناصر خنجری ) مقاله خود را دریافت کنید (تا مشکل رفع گردد). 

نتیجه جستجو - Field programmable gate arrays

تعداد مقالات یافته شده: 6
ردیف عنوان نوع
1 Synchronization of Hindmarsh Rose Neurons
هماهنگ سازی از نورون های Hindmarsh Rose-2020
Modeling and implementation of biological neurons are key to the fundamental understanding of neural network architectures in the brain and its cognitive behavior. Synchronization of neuronal models play a significant role in neural signal processing as it is very difficult to identify the actual interaction between neurons in living brain. Therefore, the synchronization study of these neuronal architectures has received extensive attention from researchers. Higher biological accuracy of these neuronal units demands more computational overhead and requires more hardware resources for implementation. This paper presents a two coupled hardware implementation of Hindmarsh Rose neuron model which is mathematically simpler model and yet mimics several behaviors of a real biological neuron. These neurons are synchronized using an exponential function. The coupled system shows several behaviors depending upon the parameters of HR model and coupling function. An approximation of coupling function is also provided to reduce the hardware cost. Both simulations and a low cost hardware implementations of exponential synaptic coupling function and its approximation are carried out for comparison. Hardware implementation on field programmable gate array (FPGA) of approximated coupling function shows that the coupled network produces different dynamical behaviors with acceptable error. Hardware implementation shows that the approximated coupling function has significantly lower implementation cost. A spiking neural network based on HR neuron is also shown as a practical application of this coupled HR neural networks. The spiking network successfully encodes and decodes a time varying input.
Keywords: Computational neuroscience | Hindmarsh Rose neuron (HR) | Digital | Spiking Neural Networks (SNNs) | Field programmable gate arrays (FPGAs) | Nengo
مقاله انگلیسی
2 FPGA implementation of dynamically reconfigurable IoT security module using algorithm hopping
پیاده سازی FPGA ماژول امنیتی IoT به صورت پویا قابل تنظیم با استفاده از الگوریتم جابجایی-2019
Internet of Things (IoT) is a promising technology that is continuously spreading around the world leading to many challenges facing cryptographic designers who are trying to fulfill the security standards of IoT constrained devices. In this work, a new design is proposed that adds a new dimension of security by using the concept of frequency hopping to generate a pseudo-random pattern for switching between 5 lightweight cryptographic ciphers: AEGIS, ASCON, COLM, Deoxys and OCB that are participating in the Competition for Authenticated Encryption, Security, Applicability, and Robustness (CAESAR). The proposed design exploits the advantages of Dynamic Partial Reconfiguration (DPR) technology in Field Programmable Gate Arrays (FPGAs) to switch between the 5 ciphers using Internal Configuration Access Port controller (AXI-HWICAP) providing a decrease of 58% and 80% in area utilization and power consumption respectively. The design is synthesized using Xilinx Vivado 2015.2 and mounted on Zynq evaluation board (XC7Z020LG484-1).
Keywords: CAESAR | FPGA | DPR | Cryptography | Hopping | AEAD | IoT
مقاله انگلیسی
3 Systematic Design of an Ideal Toolflow for Accelerating Big Data Applications on FPGA Platforms
طراحی سیستماتیک یک گردش ابزار ایده آل برای سرعت بخشیدن به برنامه های کاربردی داده های بزرگ در پلت فرم های FPGA-2018
The tremendous explosion of data has led to the “big data challenge” in the various domains of the current digital age including financial analytics, weather forecasting and bioinformatics. The processing requirements of the voluminous and complex data sets produced by the current data explosion are outpacing the computational capacity of traditional hardware platforms and thus necessitating adoption of high performance computing architectures such as clusters, cloud computing and customisable processing hardware such as field programmable gate arrays. In particular, FPGAs offer excellent flexibility, massive parallel computational capacity and good power efficiency which can meet the high processing demands of big data applications. However, despite their excellent processing merits, FPGAs are still suffering from low adoption by designers. Standard FPGA languages and tools are difficult and exclusive to users with digital hardware design expertise. Multiple high-level languages and design flows targeted at different application domains have been developed to meet the FPGA design challenge. However, there is a lack of a standardised specification that defines clearly how a highlevel FPGA design flow should be and what it should be capable of. This paper employs a system engineering approach to design and prototype an ideal high-level FPGA design Toolflow for the computational finance domain which utilises a simple standard software programming language to program the FPGA. The detailed specification of the ideal high-level FPGA Toolflow is presented and discussed. Preliminary results between a purely software design in comparison to a hardware design generated using the prototyped high-level FPGA Toolflow are presented.
Keywords: field programmable gate arrays; high-level design; toolflows; big data, system engineering
مقاله انگلیسی
4 Big Data Analytics on Heterogeneous Accelerator Architectures
تجزیه و تحلیل داده های بزرگ در معماری های ناهمگن شتاب دهنده-2016
In this paper, we present the implementation of big data analytics applications in a heterogeneous CPU+FPGA accelerator architecture. We develop the MapReduce implementation of K means, K nearest neighbor, support vector machine and Naive Bayes in a Hadoop Streaming environment that allows developing mapper/reducer functions in a non-Java based language suited for interfacing with FPGA-based hardware accelerating environment. We present a full implementation of the HW+SW mappers on the Zynq FPGA platform. A promising speedup as well as energy efficiency gains of upto 4.5X and 22X is achieved, respectively, in an end-to-end Hadoop implementation.
Keywords: Acceleration | Field programmable gate arrays | Hardware | Big data | Energy efficiency | Accelerator architectures
مقاله انگلیسی
5 پیاده سازی شبکه عصبی Hopfield مجتمع سازی دیجیتال در مقیاس بسیار بزرگ (VLSI)، در آرایه های گیت قابل برنامه ریزی میدانی (FPGA) برای حل مسایل محدودیت رضایت
سال انتشار: 2012 - تعداد صفحات فایل pdf انگلیسی: 11 - تعداد صفحات فایل doc فارسی: 27
این مقاله در مورد پیاده سازی شبکه های عصبی Hopfield برای حل مسایل مربوط به محدودیت رضایت با استفاده از آرایه های گیت قابل برنامه ریزی میدان FPGA بحث می کند. این مقاله در مورد روش های فرمول بندی این مسایل همانند شبکه های عصبی گسسته بحث می کند، و سپس مساله ی N وزیر را با استفاده از فرمولبندی بدست آمده تشریح می کند. سرانجام، نتایج ارایه شده زمان های محاسبه ی یک کامپیوتر معمولی برای شبیه سازی اجرای شبکه Hopfield بر روی یک فضای کاری باکیفیت، مقایسه می کنند. در این روش، رشد پیشرفت قابل مشاهده می باشد که نشان می دهد حداکثر رشد 2 تا 3 برابر دامنه _با استفاده از ابزارهای FPGA ممکن می باشد.
کلمات کلیدی: شبکه عصبی هوپفیلد | آرایه های گیت قابل برنامه ریزی میدانی | مساله N وزیر
مقاله ترجمه شده
6 دور زدن یک رویکرد اسیلاتور حلقوی برای تشخیص تروجان سخت افزاری مبتنی بر FPGA
سال انتشار: 2011 - تعداد صفحات فایل pdf انگلیسی: 4 - تعداد صفحات فایل doc فارسی: 14
اسیلاتور حلقوی معمولآ به عنوان یک مکانیسم قفل استفاده می‌شود که طراحی نرم افزار را به یک ناحیه خاص سلیکونی در یک مدل مجتمع (IC) پیوند می‌زند. این مکانیسم قفل گذاری می‌تواند برای تشخیص اصلاحات مخرب برای طراحی سخت افزار، که به عنوان تروجان سخت افزاری شناخته شده است، در شرایطی که همچین اصلاحاتی در تغییر برای جایگذاری فیزیکی طرح IC نتیجه می‌دهد، استفاده می‌شود. بااین حال، ملاحظات دقیقی در زمان طراحی اسیلاتور حلقوی برای همچین سناریوهایی برای تضمین یکپارچگی مکانیسم قفل گذاری لازم است. این مقاله مطالعه موردی را نشان می‌دهد که معایب الگوی تشخیص تروجان مبتنی بر اسیلاتور حلقوی مجاز برای دور زدن مکانیزم امنیتی و پیاده سازی مجموعه‌های بزرگ و متنوعی از تروجان‌های سخت افزاری، محدود شده با منابع سخت افزاری را کشف می‌کند.
کلمات کلیدی: FPGA مبتنی بر سخت افزار | تشخیص تروجان | تروجان سخت افزاری| مدار مجتمع | قفل ساز | اسیلاتور حلقه | مکانیزم امنیتی | سیلیکون | محاسبات مهندسی الکترونیک | مدار مجتمع دیجیتال برنامه پذیر | نرم افزار تهاجمی | طراحی منطقی | نوسان ساز
مقاله ترجمه شده
rss مقالات ترجمه شده rss مقالات انگلیسی rss کتاب های انگلیسی rss مقالات آموزشی
logo-samandehi
بازدید امروز: 5223 :::::::: بازدید دیروز: 0 :::::::: بازدید کل: 5223 :::::::: افراد آنلاین: 70