با سلام خدمت کاربران در صورتی که با خطای سیستم پرداخت بانکی مواجه شدید از طریق کارت به کارت (6037997535328901 بانک ملی ناصر خنجری ) مقاله خود را دریافت کنید (تا مشکل رفع گردد).
ردیف | عنوان | نوع |
---|---|---|
1 |
A Digital Hardware Implementation of Spiking Neural Networks with Binary FORCE Training
اجرای سخت افزار دیجیتالی شبکه های عصبی اسپایک با آموزش باینری FORCE-2020 The brain, a network of spiking neurons, can learn complex dynamics by adapting its spontaneous chaotic
activity. One of the dominant approaches used to train such a network, the FORCE method, has recently
been applied to spiking neural networks. This method employs a pool of randomly connected spiking
neurons, called a reservoir, to create chaos and uses the recursive least square (RLS) method to change its
dynamic to what is required to follow a teacher signal. Here, we propose a digital hardware architecture for
spiking FORCE with some modifications to the original method. First, to reduce the memory usage in
hardware implementation, we show that careful binarization of the reservoir weights could preserve its
initial chaotic activity. Second, we generate the connection matrix on-the-fly instead of storing the whole
matrix. Third, a single processor systolic array implementation of the RLS using the inverse QR
decomposition is exploited to update the readout layer weights. This implementation is not only more
hardware-friendly but also more numerically stable in reduced precision than the standard RLS
implementation. Fourth, we implement the design in both single and custom-precision floating-point
number systems. Finally, we implement a network of 510 Izhikevic neurons on a Xilinx Artix-7 FPGA with
32, 24, and 18 bits floating-point numbers. To confirm the correctness of our architecture, we successfully
train our hardware using three different teacher signals. Keywords: FORCE learning | field programmable gate array (FPGA) | spiking neural network (SNN) | recursive least square (RLS) | QR decomposition | systolic array |
مقاله انگلیسی |
2 |
تخمین هارمونیک با استفاده از الگوریتم RLS و حذف با تکنیک کنترل جریان بهبود یافته براساس SAPF در یک شبکه توزیع
سال انتشار: 2015 - تعداد صفحات فایل pdf انگلیسی: 9 - تعداد صفحات فایل doc فارسی: 24 این مقاله کاربرد تکنیک معروف تخمین هارمونیک کمترین مربعات بازگشتی (RLS) و حذف آن با تکنیک کنترل جریان بهبود یافته براساس فیلتر توان اکتیو موازی (SAPF) در یک شبکه توزیع توان را ارائه می کند. تخمین دامنه و زاویه فاز مولفه اصلی و هارمونیک با استفاده از الگوریتم RLS، که برای سادگی محاسباتی، دقت و خصوصیات همگرایی خوب شناخته شده است، انجام می شود. تخمین ها بطور بازگشت پذیر همانطور که نمونه های سیگنال هارمونیک دریافت می شوند، به روز می شوند. به منظور حذف هارمونیک های تولید شده توسط بار غیر خطی متصل شده در شبکه توزیع، یک SAPF سه فاز با تکنیک کنترل جریان اصلاح شده بکار گرفته می شود. در این مقاله، براساس تجزیه و تحلیل و مدل سازی SAPF با کنترل حلقه بسته، یک راه جبران روبه جلو برای جریان بار و یک طرح کنترل مدولاسیون پهنای پالس (PWM) برای بهبود عملکرد دینامیکی SAPF پیشنهاد شده است. در این حالت دامنه و زاویه فاز ولتاژ مبدل AC باید با استفاده از PWM تنظیم شود، پس، توان راکتیو پیش فاز یا پس فاز تولید می کند. هارمونیک القا شده در سیگنال در نقطه تزویج رایج (PCC) با و بدون SAPF تخمین زده می شود. نتایج مقایسه دامنه و زاویه فاز مولفه اصلی و هارمونیک های انتخاب شده با توجه به نصب SAPF در شبکه توزیع مشخص می شوند. سیستم با استفاده از محیط MATLAB مطالعه می شود تا تاثیر تکنیک کنترل پیشنهادی در مقایسه با دیگر تکنیک های بحث شده در مقالات اخیر تصدیق شود.
کلمات کلیدی: برآورد هارمونیک | حذف هارمونیک | مربعات جزیی بازگشتی (RLS) | فیلتر اکتیو موازی (SAPF) | مدولاسیون عرض پالس (PWM) |
مقاله ترجمه شده |